L’explosion du trafic des données au sein des systèmes de communication actuels impliquent la nécessité d’optimiser de multiples paramètres tels que le débit, la consommation, l’intégration et le coût. Bien que l’intégration et le coût soient étroitement liés, ceux du débit et de la consommation requièrent quant à eux la définition d’un compromis optimisé. En effet, cette volonté d’augmentation des débits de fonctionnement conduit intuitivement à une élévation de la consommation. Pour cela, les systèmes de communication numérique à lien série, largement répandus pour les transmissions de données au niveau des systèmes sur puce (SoC), de puce à puce (chip-to-chip), ou encore de carte à carte sont aussi connus sous le nom de Sérialisateur/Désérialisateur (SerDes) et font l’objet de développement de nouvelles architectures optimisées. Ces systèmes, brièvement illustrés dans notre étude, se basent sur l’utilisation d’un émetteur générant les séquences de données, d’un récepteur dont l’objectif est de récupérer correctement celles-ci et d’un canal de liaison reliant ces deux parties. En vue d’effectuer une récupération des données optimale, la présence d’un bloc critique dans la partie
réceptrice intitulé circuit de récupération d’horloge et de données (CDR) est requise.

Dans ce contexte, la conception et l’optimisation d’un circuit de récupération d’horloge et de données fonctionnant à très haut débit (60 Gb/s) et destiné à des applications spatiales est présenté. Afin de remédier aux éventuelles dégradations induites par cet environnement spatial, nous présenterons quelques techniques de durcissement quant à celui-ci. Des efforts d’optimisation en termes d’efficacité énergétique, de densité d’intégration ainsi que de jitter sont adressés par divers moyens tel que le mécanisme de synchronisation par injection. Ce principe accorde une amélioration drastique du bruit de phase et jitter. Bien que la plupart des synthétiseurs de fréquence repose sur l’utilisation d’oscillateur à résonateur LC pour leur supériorité inhérente en termes de bruit de phase, ceux-ci présentent en contrepartie une densité d’intégration bien inférieure à celle de leurs concurrents : les oscillateurs en anneau. Cette étude s’est déroulée de la façon suivante : un premier circuit type preuve-de-concept en technologie bas coût (180 nm) et ciblant une fréquence de fonctionnement de 3.2 GHz est introduite en vue de valider par mesures l’efficacité de notre architecture. Ces résultats-là s’étant montrés relativement probants, un second circuit s’inspirant du premier, ciblant un très haut débit de fonctionnement (60 Gb/s) et dans une technologie plus agressive (28 nm FDSOI)
est ensuite exposé.

Enfin, ce travail se conclut sur la discussion de quelques perspectives à investiguer en vue d’approfondir l’optimisation de certaines performances.